内存时序是什么

存储器时序是描述同步动态随机存取存储器性能的四个参数:CL、TRCD、TRP、TRAS，单位是时钟周期。当将内存时序转换为实际延迟时，最重要的是要注意它是在时钟周期内。如果不知道时钟周期时间，就无法知道一组数字是否比另一组快。

内存定时(英文:Memory timing或RAM timings)是描述同步动态随机存储器(SDRAM)性能的四个参数:CL、TRCD、TRP、TRAS，单位是时钟周期。通常写成4个数字，用破折号隔开，比如7-8-8-24。第四个参数(RAS)经常被省略，有时第五个参数，Command rate，通常是2T或1T，也写成2N和1N。这些参数指定了影响随机存取存储器速度的延迟(延迟时间)。数字越小通常意味着性能越快。决定系统性能的最后一个因素是实际延迟时间，通常以纳秒为单位。

简介

内存定时(英文:Memory timing或RAM timings)是描述同步动态随机存储器(SDRAM)性能的四个参数:CL、TRCD、TRP、TRAS，单位是时钟周期。通常写成4个数字，用破折号隔开，比如7-8-8-24。第四个参数(RAS)经常被省略，有时第五个参数，Command rate，通常是2T或1T，也写成2N和1N。这些参数指定了影响随机存取存储器速度的延迟(延迟时间)。数字越小通常意味着性能越快。决定系统性能的最后一个因素是实际延迟时间，通常以纳秒为单位。

当将内存时序转换为实际延迟时，最重要的是要注意它是在时钟周期内。如果你不知道时钟周期的时间，就不可能知道一组数字是否比另一组快。

比如DDR3-2000内存的时钟频率为1000 MHz，其时钟周期为1 ns。基于这1 ns时钟，CL=7给出7 ns的绝对延迟。而更快的DDR3-2666(时钟1333 MHz，周期0.75 ns)可能使用更大的CL=9，但是6.75 ns的绝对延迟更短。

现代内存包括一个串行存在检测(SPD)只读存储器芯片，其中包含自动配置的推荐内存时序。电脑上的基本输入输出系统可能允许用户调整时序以提高性能(冒着降低稳定性的风险)或在某些情况下提高稳定性(例如使用推荐的时序)。

注意:内存带宽衡量内存的吞吐量，通常受传输速率而不是延迟的限制。通过交替访问几个内部存储体，可以以峰值速率连续传输。带宽可能会以延迟增加为代价而增加。具体来说，每一代DDR内存都有较高的传输速率，但绝对延迟没有显著变化，尤其是市场上第一批新一代产品通常比上一代延迟更长。

即使内存延迟增加，增加内存带宽也可以提高具有多个处理器或多个执行线程的计算机系统的性能。更高的带宽也将提高没有专用视频内存的集成显卡的性能。
名称符号定义了CAS延迟CL向内存发送列地址和数据开始响应之间的周期数。这是在正确的行打开的情况下从动态随机存取存储器读取存储器的第一位所需的周期数。与其他数字不同，这不是最大值，而是内存控制器和内存之间必须达到的确切数字。行地址到列地址延迟TRCD打开一行内存并访问其中的列所需的最小时钟周期数。从动态随机存取存储器的非活动行读取存储器的第一位的时间是TRCD+C1。在行cas延迟TRP发出预充电命令和打开下一行之间所需的最小时钟周期数。从具有不正确打开的行的动态随机存取存储器中读取存储器的第一位的时间是TRP+TRCD+C1。行激活时间TRAS行激活命令和预充电命令之间所需的最小时钟周期数。这是内部刷新行并与TRCD重叠所需的时间。在SDRAM模块中，只有TRCD+ CL。否则等于TRCD+ 2×CL。

评论

行地址选通，从异步动态随机存取存储器延续而来的术语。

列地址选通，从异步动态随机存取存储器延续而来的术语。

TWR:写恢复时间。从对一行的最后一个写命令到预充电之间必须经过的时间。一般来说，TRAS= TRCD+ TWR。

TRC:线路周期时间。TRC= TRAS+ TRP .