三态逻辑是什么

在数字电路中，三态逻辑允许输出显示超出逻辑电平0和1的高阻抗状态，这相当于消除了后续电路输出的影响。这允许多个电路共享同一输出线(例如，总线)。

在数字电路中，三态逻辑允许输出显示超出逻辑电平0和1的高阻抗状态，这相当于消除了后续电路输出的影响。这允许多个电路共享同一输出线(例如，总线)。

三态输出在7400系列和4000系列的寄存器、总线和逻辑ic中起着重要作用，经常内置于其他集成电路中。此外，三态逻辑的典型应用包括微处理器、存储设备和外设的内部和外部总线。许多设备提供一个运行经验(输出使能)来使能低电平时的输出，并在未使能时保持高阻抗状态。

但是，三态这个术语不应该与三值逻辑混淆。

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第三种状态(Hi-Z)相当于消除了电路其他部分对设备的影响。如果一个或多个器件电连接，通常通过三态逻辑将输出端置于高阻抗状态，以防止短路。

三态逻辑缓冲器也可用于数据选择器，尤其是那些具有大量输入的选择器。此外，三态逻辑对总线的运行至关重要。三态逻辑可以减少用于驱动一系列发光二极管的导线数量。

输出选择和芯片选择

许多设计为连接到总线的存储设备(如RAM和ROM)同时具有CS(芯片选择)和OE(可输出)引脚，其功能是生成三态逻辑。如果CS没有连接到低电平，将输出高阻抗状态。

区别在于输出信号所需的时间。当芯片选择未使能(CS连接到高电平)时，芯片根本不工作，在提供地址和接收数据之间存在显著的时间延迟。当然，这样做的好处是芯片在这种情况下功耗最小。

当芯片被选择连接到低电平时，预设的工作流程会在芯片内部进行，只是因为输出使能引脚没有连接到低电平，最终没有输出相应的信号。当总线正在做其他工作时，此功能将起作用，当最后一个输出使能连接到低电平时，数据将以最小延迟状态输出。带有这种输出使能引脚的ROM或SRAM通常有两种访问时序:一种是芯片被选中且地址有效，另一种是输出使能。

上拉电阻和下拉电阻

主要项目:上拉电阻

当一个节点的所有连接输出都处于第三状态(高阻抗状态)时，它们对电路其他部分的影响被消除。如果没有其他电路元件来确定其特定状态(高或低)，其对应的电路节点将处于类似的“浮动”状态。电路设计人员经常使用上拉电阻和下拉电阻(通常为1-100kω)来使这个三态节点具有确定的默认逻辑状态，以防止不确定的状态或噪声。例如，IC总线协议(设备间双向通信的常用协议)在两条通信线上使用上拉电阻。当设备不活动时，它们“释放”通信线路，使其输出显示高阻抗状态，这样它们的高电平和低电平不会影响其他电路。当总线上的所有设备“释放”通信线路时，对输出目标电路的唯一影响是上拉电阻拉高输出端的电平。当设备需要通信时，输出端脱离高阻抗状态，降低通信线路输出端的电平。此时，通信设备使用该协议在输出终端上呈现通信内容——这将避免总线上一个设备驱动高电平而另一个设备驱动低电平的冲突。

PCI总线也提供上拉电阻，但是需要在几个时钟周期内将输出信号上拉。为了使高速操作成为可能，其相应的工作协议要求连接到总线的每个设备在进入高阻抗状态之前至少在一个时钟周期内输出控制信号。这样，上拉电阻的作用只是在面对串扰时维持总线的信号。